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2022-07-27 16:42:03
全球播報:瑞蘇盈科出席歐洲FPGA大會并發(fā)表演講
2022-07-27 16:42:03 來源: 電子創(chuàng)新網
FPGA Conference Europe 是歐洲領先的可編程邏輯器件專家會議。在越來越受人工智能驅動的云數(shù)據(jù)中心、電信和許多其他高性能應用中，現(xiàn)場可編程門陣列（簡稱 FPGA）早已證明自己是適用于各種任務的靈活且強大的加速器解決方案。
2022年歐洲 FPGA 大會，于 7 月 5 日至 7 日在德國慕尼黑東會議中心舉辦，3天100%專業(yè)知識！75個來自全球頂級專家演講。討論嵌入式系統(tǒng)的開發(fā)人員必須處理新的解決方案和方法，但同時也要澄清基本問題：FPGA 是否適合他們自己的項目？使用 FPGA 的最佳方式是什么？瑞蘇盈科作為參展商出席了此次會議并發(fā)表演講！
【資料圖】
歐洲FPGA大會現(xiàn)場
來自Enclustra的演講者:
Speaker from Enclustra:
（高級FPGA/SoC邏輯軟件工程師）。Harry Commin于2013年在倫敦帝國學院獲得電子工程博士學位，并在FPGA和ASIC設計和實現(xiàn)方面工作了9年。他的主要興趣是在數(shù)字信號處理和（無線）數(shù)字通信系統(tǒng)領域。
演講摘要:
高效的基于FPGA的DSP，速度高達GS/s
隨著帶寬要求的不斷提高，數(shù)字信號處理（DSP）技術必須不斷發(fā)展以支持越來越高的采樣率。當采樣率超過時鐘頻率時，就需要并行的DSP技術，而現(xiàn)成的解決方案變得很難找到。
同時，并行DSP并不是每個問題的最佳解決方案。如果采樣率小于或等于時鐘頻率，那么傳統(tǒng)的DSP實現(xiàn)就更有效率。因此，為一項任務設計的DSP可能不適合在不同的采樣率下執(zhí)行完全相同的功能。這使得高效的DSP設計成為一項復雜且可能耗時的任務。
在這次演講中，我們展示了我們如何應對這些挑戰(zhàn)。介紹了我們的通用DSP庫，它可以最大限度地減少低采樣率的開發(fā)時間（直到時鐘頻率）。然后，重點介紹了廣泛使用的并行DSP模塊的設計、實現(xiàn)和分析，如FIR濾波器、重采樣和FFT，能夠處理許多GS/s。
瑞蘇盈科展臺現(xiàn)場
除了展示我們最新和高度集成的系統(tǒng)級模塊的展位外，Harry Commin 還展示了如何簡化和加快基于 FPGA 的數(shù)字信號處理系統(tǒng)的開發(fā)。過去用 FPGA 實現(xiàn)數(shù)字信號處理很困難，因為它必須用 VHDL 或 Verilog 來描述。這就是 Enclustra為 FPGA 設計開發(fā) DSP 庫的原因。?Efficient FPGA-Based DSP up to GS/s? 演示文稿展示了如何在很短的時間內以圖形方式組裝整個數(shù)字信號處理系統(tǒng)。該庫包括 FIR 和 CIC 濾波器、CORDIC、函數(shù)逼近、緩沖器和時分復用基礎設施，并支持連續(xù)波和脈沖處理。
為了進一步簡化和加速開發(fā)，DSP 庫還包含基于開源 Python 框架的位真仿真模型。這允許使用 Python 的全部功能和易用性來測試、模擬和優(yōu)化確切的功能。
今天我們把歐洲最前沿的 FPGA 大會內容免費分享給大家，如果想獲取演講PPT，請掃描二維碼下載查看。
想要了解更多Enclustra Universal DSP Library IP Solution 信息，請訪問：
https://www.enclustra.com/en/products/ip-cores/universal-dsp-library/
本文及演講文檔為原創(chuàng)內容，版權歸「瑞蘇盈科」所有。轉載請注明出處，謝謝。
關鍵詞： 數(shù)字信號處理 解決方案 時鐘頻率 小于或等于 獲得電子
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